myhdl. python como um idioma de descrição de hardware
Baixe Agora

myhdl. Classificação e resumo

myhdl. Tag

Biblioteca Python. Pitão Hardware. Descrição Descrição de hardware. Verificação de hardware

myhdl. Descrição

Python como um idioma de descrição de hardware O MyHDL é um pacote de Python de código aberto que permite que você vá de Python to Silicon. Pode ajudá-lo a usar o Python como uma linguagem de verificação de hardware.furthermore, você pode converter o código MyHDL orientado para a implementação para Verilog e VHDL automaticamente, e levá-lo a uma implementação de silício a partir daí.Modelingpython's Power e Clarity fazer MyHDl uma solução ideal para modelagem de alto nível. O Python é famoso por permitir soluções elegantes para problemas complexos de modelagem. Além disso, o Python é excelente para o desenvolvimento de aplicativos rápidos e experimentação. A ideia chave por trás do MYHDL é o uso de geradores de python para modelar a concorrência de hardware. Os geradores são melhor descritos como funções ressumíveis. Os geradores MyHDL são semelhantes a blocos sempre em verilog e processos no módulo de hardware VHDL.A são modelados como uma função que retorna geradores. Essa abordagem torna diretamente para apoiar recursos como hierarquia arbitrária, nomeada portuária, matrizes de casos e instanciação condicional. Além disso, o MyHDL fornece classes que implementam conceitos de descrição de hardware tradicionais. Ele fornece uma classe de sinal para suportar a comunicação entre os geradores, uma classe para suportar operações orientadas a bits e uma classe para tipos de enumeração.Simulação e verificação O simulador integrado é executado em cima do intérprete Python. Ele suporta visualização de forma de onda, traçando alterações de sinal em um arquivo VCD.Com myHDL, a estrutura de teste da unidade Python pode ser usada em desenhos de hardware. Embora o teste da unidade seja uma técnica de verificação de software popular, ainda é incomum no World Design.MyHDL de hardware.myhdl também pode ser usado como linguagem de verificação de hardware para designs de verilog, por co-simulação com simuladores de HDL tradicionais.Conversion para verilog e vhdlsubject para alguns Limitações, os projetos do MYHDL podem ser convertidos em verilog ou VHDL. Isso fornece um caminho em um fluxo de design tradicional, incluindo síntese e implementação. No entanto, o subconjunto conversível é muito mais amplo que o subconjunto de síntese padrão, e inclui recursos que podem ser usados para bancos de modelagem e teste de alto nível.O conversor funciona em um design instanciado que foi totalmente elaborado. Consequentemente, a estrutura de design original pode ser arbitrariamente complexa. Além disso, as limitações de conversão se aplicam apenas ao código dentro dos geradores. Geradores externos, a potência total do Python pode ser usada sem comprometer a conversibilidade.Finalmente, o conversor automatiza uma série de tarefas difíceis em Verilog ou VHDL diretamente. Um recurso notável é o manuseio automatizado de questões aritméticas assinadas. Requisitos: · Pitão

myhdl. Software Relacionado