Texto :: EP3 :: Verilog Texto :: EP3 :: O módulo Verilog Perl contém uma extensão de verilog para o pré-processador EP3.
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Módulo Python. extensão Verilog. Extensão de verilog. Pré-processador EP3.

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Texto :: EP3 :: Módulo Verilog Perl contém uma extensão de verilog para o pré-processador EP3. Texto :: EP3 :: Módulo Verilog Perl contém uma extensão de verilog para o pré-processador EP3.Synopsis Use texto :: EP3; Use texto :: EP3 :: Verilog; Este módulo é uma extensão EP3 para o idioma de descrição do hardware do verilog. A diretiva de sinal @ Signal Key Definition Tome uma lista de sinais e gere listas de sinal nos diferentes formatos que o verilog usa. Isso é realizado pela formatação de uma lista de novos define e, em seguida, chamando o método EP3 Definir, por exemplo, o seguinte comando: @Signal Key A , B, C , etc.will causará o seguinte para FEITO: Defina a chave com a lista como aparece (pode ser usada em outro sinal Defs) definir a chave {sig} com a lista de sinal (pode ser usado em listas de portas) Substituir a tecla {sig} por um , B, c Define a tecla {evento} com a lista de reg (a ser usado nas listas de eventos) e. Substituir a tecla {event} com uma ou b ou c definir a tecla {in} com a lista de entrada (você fornece a primeira entrada e a fuga ';', por exemplo, substituir a tecla {entrada} com C ou ... Faça a chave de entrada da linha {entrada}; tornar-se .. entrada a; entrada B; entrada c; definir a tecla {out} com a lista de saída (Saída [] SIG). Por exemplo, como a tecla {in} definir a tecla {inout} com a lista INOUT (INOUT [] [] SIG). Por exemplo, como a tecla {in} definir a tecla {fio} com a lista de fios (Wire [] sig) . Por exemplo, como chave {in} Definir chave {reg} com a lista de reg (reg [] sig). Por exemplo, como a tecla {in} definir a tecla {DSP} com a lista de printf (sig =% 0 dependendo largura). Por exemplo, Substituir a tecla {DSP} com A =% 0x, b =, c =% 0x, isso pode ser usado na Tarefa $ Exibir $ Display ("Key {DSP}", chave {sig}); se o módulo e o padrão de banco de teste é configurado corretamente, o usuário precisa apenas inserir os sinais em um só lugar no arquivo do módulo. Esta seção pode ser incluída condicionalmente (por exemplo, a porta do @InClude "Arquivo") na bancada de teste e os sinais podem ser automaticamente general no formato correto em qualquer cabeçalho, eles são usados. Isso significa que um usuário pode produzir um módulo e sua bancada de teste simplesmente preenchendo a lista de porta, o código comportamental e o estímulo (que é claro, o trabalho real). Todo o Cabeçalho do Sinal Crud pode ser cuidado de automagicamente. A etapa diretiva @ step number A diretiva da etapa é útil para salvar o verbage em bancos de teste. comando @step 5; Gera o seguinte código: Repita 5 @ (posedge tclk); comando; o POSDEGE pode ser alterado para '' ou NEGEDGE (ou qualquer outra) usando a diretiva do edgtype. O TCLK pode ser alterado usando a diretiva Edgename.A diretiva Edgename @ Edgename Nome A Diretiva Edgename permite ao usuário alterar o nome usado na diretiva de etapa. O padrão é 'TCLK'.A directiva Edgetype @ Edgetype Type A Directiva Edgetype permite ao usuário alterar o tipo usado na directiva passo. O padrão é 'posededge'.the Denum Directive @ Denum Key, chave, , chave, ... Denum funciona como o EP3 enum, exceto que gera verilog definir instruções. Ele também substitui a chave em qualquer lugar no texto com `chave para que o verilog define vai funcionar. (por exemplo, @denum laranja, azul, verde vai gerar: `Definir laranja 0` Definir azul 0 `definir verde 0 @define laranja 'laranja @define azul' azul @define verdes verdes: · Perl.

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