Sinais Signs é uma ferramenta para síntese lógica e simulação de nível de portão.
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Portão nível sinais simulação portão nível Síntese lógica

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Sinais é uma ferramenta para síntese lógica e simulação de nível de portão. Sinais é uma ferramenta para síntese lógica e simulação de nível de portão. Os principais recursos do projeto dos sinais incluem a síntese de descrições de circuitos de VHDL de estilo RTL e um visualizador gráfico dinâmico do Netlist.Supported incluem VHDL, ISCAs e suporte limitado para blif, verilog e edif netlists. Vários simuladores verdadeiros e simuladores de falha e um ATPG de combinação são incluídos para o teste de circuito.Aside do modo GUI, os sinais têm um modo de linha de comando puro e é totalmente scriptable em javascript e ruby.here são alguns recursos principais de "sinais": Java, portanto, independente de plataforma · visa ser compatível com VHDL93, no momento um subconjunto de VHDL é suportado · Suporte (limitado) para código VHDL não sintetizável, útil para testbenches · Síntese de descrições de processo de VHDL sequenciais de estilo RTL de acordo com IEEE STD 1076.6 · Anotações de suporte da Netlist dinâmica (nomes de sinal / portão, valores de sinal fornecidos por simuladores, falhas) · Saída de Netlist VHDL para Arquivo · Entrada e Saída de Netlists no Formato de Benchmark ISCAS · Nível de Portão True Value Simulators: Baseado em eventos (qualquer Circuito), bit-paralelo (somente circuitos combinacionais) · Simuladores de falha: PPSFP, simples Faultsim simples · Entrada e saída de listas de padrões no formato WGL · ATPG para circuitos combinacionais: implicação-gráfico Ed, Podem · Suporte Limitado para Verilog e Edif Netlists · Totalmente Rhipable em Rhino: JavaScript para Java e Jruby · Modo de linha de comando puro disponível Além do modo GUI · Ambiente integrado, incluindo código-fonte e estrutura da Netlist Structure, sistema de construção, compiladores e editores Com a sintaxe destacando o novo nesta versão: · Enquanto o foco de liberação está claramente em bugfixes, há também algumas melhorias de recursos, como suporte de bancada de teste aprimorado e melhorias de rede e visualizações de simulador. · O compilador VHDL tem suporte para subprogramas agora e elaboração de Projetos grandes são muito mais rápidos por causa do melhor manuseio de contexto. · Internamente, a camada de representação intermediária foi limpa, por isso os objetos intermediários formam uma árvore adequada agora.

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