| Ucarus verilog. simulação de verilog e ferramenta de síntese |
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Ucarus verilog. Classificação e resumo
- Nome do editor:
- Stephen Williams
- Site do editor:
- http://icarus.com/eda/verilog/
- Sistemas operacionais:
- Mac OS X
- Tamanho do arquivo:
- 1.1 MB
Ucarus verilog. Tag
Ucarus verilog. Descrição
Ferramenta de Simulação de Verilog e Síntese O iCarus Verilog é uma ferramenta de simulação de verilog e síntese. Ele opera como compilador, compilando código-fonte gravado em Verilog (IEEE-1364) em algum formato de destino. Para simulação em lote, o compilador pode gerar uma forma intermediária chamada montagem do VVP. Esse formulário intermediário é executado pelo comando `` VVP ''. Para a síntese, o compilador gera netlists no formato desejado. O compilador apropriado destina-se a elaborar e analisar descrições de design gravadas no padrão IEEE IEEE STD 1364-2001. O padrão apropriado foi lançado em meados do ano de 2001, embora em uma forma eletrônica bastante caro.Este é um padrão bastante grande e complexo, então levará algum tempo para chegar lá, mas esse é o objetivo. Não. A Verilog é um trabalho em andamento e, como o padrão de idioma também não está parado, provavelmente será sempre.
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