Escritor HDL de Fir. O Fir HDL Writer é a ferramenta de automação de design eletrônico usada para gerar o nível de transferência de registro de verilog sintetizável de texto claro
Baixe Agora

Escritor HDL de Fir. Classificação e resumo

Escritor HDL de Fir. Tag

gerar texto Automação de Projeto Eletrônico gerar texto claro Filtro de abeto EDA.

Escritor HDL de Fir. Descrição

O Fir HDL Writer é ferramenta de automação de design eletrônico usada para gerar um nível de transferência de registro de verilog sintetizável de texto claro O Fir HDL Writer é a ferramenta Electronic Design Automation (EDA) usada para gerar o código de transferência do Registro de Texto Clear Synthesizable Synthesizable para fazer filtros de Abeto e testbenches. Opções de projeto incluem conjuntos de coeficiente, vários canais e especificações de utilização de recursos (para FPGAS). Os desenhos são totalmente síncronos e registrados para fornecer freqüências de relógio máximo. As taxas de relógio em excesso de 300MHz foram medidas em dispositivos Stratix e Virex (usando síntese de quartus e ise e ferramentas de lugar e rota). Desenchendo a verificação se provou ser tarefa demorada, o gravador HDL de Fir cria um testbench de verificação automática para impulso, Passo, e respostas aleatórias, em vários canais e conjuntos de coeficiente.Descer que o código gerado é claro Verilog de texto, você pode migrar o design para diferentes famílias de dispositivos, fornecedores ou até mesmo para um circuito integrado específico do aplicativo (ASIC). Retire o controle de seus desenhos com o código de origem RTL de texto claro! Algumas ferramentas modernas de HDL de FIR foram tirando seu controle, limitando suas opções e consumindo recursos indesejados. Por exemplo, a maioria das ferramentas que criam filtros de abeto para os FPGAS têm crescimento de bits do fuga, muitas vezes produzindo resultados maiores que 64 bits apenas para serem arredondados na saída final para 16 bits. Os designers geralmente enfrentam a escolha do uso (e pagando) bits extras na produção ou escrevendo seu próprio filtro. O gravador de HDL do FIR permite limitar o crescimento da largura de bit permitindo limitar a precisão no multiplicador, bem como a saída final. O gravador HDL do Fir cria um arquivo de design de RTL de texto claro e um teste de texto limpo. Mais uma vez, a maioria das ferramentas usa código criptografado ou crie código de nível próximo do portão. O código RTL gerado da Verilog é texto claro legível humano. Acesso a limpar o texto RTL Source coloca você no comando do seu código. Como os arquivos de teste e design são claros Verilog, a simulação de RTL é extremamente rápida. A auto-verificação de testbench Verilog fornece um impulso, etapa e estímulo aleatório (através de um ou mais canais) e verifica os resultados da ROM pré-computados. Depois que todos os testes estiverem concluídos, se nenhum erro for encontrado, ele exibirá a mensagem Todos os testes passados. LIMITAÇÕES: · 15 dias de avaliação

Escritor HDL de Fir. Software Relacionado