HDLMaker. HDLMaker é um gerador de código Verilog / VHDL e sistema de desenvolvimento FPGA.
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HDLMaker. Classificação e resumo

HDLMaker. Tag

gerador de código Sistema de desenvolvimento. Verilog. VHDL Fabricante de HDL

HDLMaker. Descrição

O HDLMaker é um gerador de código Verilog / VHDL e sistema de desenvolvimento FPGA. O HDLMaker é uma ferramenta para gerar projetos de verilog. O HDLMaker simplifica o desenvolvimento de projetos complexos da FPGA, bem como placas de PC, executando as seguintes tarefas: · Escreve o código hierárquico Verilog · Gera todos os scripts necessários e fazer arquivos · Suporta listas de rede de PCB em VHDL e Verilog · Gera Scald e Pads PCB Board Netlists · Gera Esquemas no formato PostScript · Os projetos são portáteis entre Famílias FPGA e ferramentas de CAE · Simplifica a reutilização do código HDL · Converte os arquivos HDLMaker, Verilog e VHDL em Totalmente Hyper Linked Htmlhere. Características de "HDLMaker": · Escreve verilog hierárquico. · A saída pode ser direcionada para verilog ou VHDL (suporte a VHDL foi reprovada). · Suporta desenvolvimento de idiomas mistos. · Gera PC Board Netlists em ambos os formatos PCB e Scald. · Gera Esquemas no formato PostScript. · Suporta os FPGAs mais populares · Xilinx Virex4, VirtEx2P, VirtEx2, Virexe, Virex, Spartan3, Spartan2,4000E, 4000Ex, 4000xl, 5200.9500, Altera Stratix · Suporta os sintetizadores mais populares · Synplify · Xilinx Xst · Altera · Syncopsy Design Compiler · Precisão · Suportes A maioria dos simuladores · Fintrônica FINSIM · Cadence Verilog XL · Cadence NC-SIM · Tecnologias de modelo (VHDL e Verilog) · SyncoPys VCS · Geração HTML · O HDLMaker gera uma versão HTML do design com hiper links de todos os arquivos de origem para arquivos gerados e de todas as instâncias do componente para o módulo do componente. Verilog e vhdl htmlized também são sintaxe colorido.O que é novo nesta versão: · insere um módulo com um invólucro de comparação ao redor · Adicionado HDLMaker_allow_Sub Variável · Adicionado XST_Directive · Suporte de Plano de Plano para Multiplicadores e Bloquear Ramas · Novas restrições XST · Melhor Suporte incluindo DDR diferencial · Suporte ao Projeto Xilinx aprimorado · Suporte do Virex4 · Melhor suporte de modelos. Cria três arquivos de comando, foo_compile_mt.cmd para compilar os módulos, foo_i_mt.cmd para uso interativo e foo_batch_mt.cmd para simulação em lote. · Os valores iniciais das variáveis HDLMaker podem ser passados na linha de comando ou a partir de um suporte com melhor comentário · Declaração de #clock mais flexível · Comentários em arquivos PIN · Suporte para o suporte do Xilinx ISE 6.1 · Suporte para o VARTEX2P · Suporte para Precision e Modelsim Adicionado · Suporte ao Projeto Grande, HDLmaker agora opera em vários diretórios · VirtEx2, Spartan2 e Spartan2e Suporte · Altera Stratix Suporte adicionado · Suporte ao projeto Multilanguage. Pode incorporar entidades VHDL em arquivos Verilog e módulos Verilog em arquivos VHDL.

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