Escritor HDL de abeto. O Fir HDL Writer é uma ferramenta EDA usada para gerar o código de transferência do registro de verilog syntheszable de texto claro (RTL)
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Escritor HDL de abeto. Classificação e resumo

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Escritor HDL de abeto. Descrição

O Fir HDL Writer é uma ferramenta EDA (Electronic Design Automation) que é usada para gerar o código de transferência de transferência de registro de verilog syntheszable de texto claro (RTL) para fazer filtros de abeto e testbenches. Opções de projeto incluem vários canais, conjuntos de coeficiente e especificações de utilização de recursos (para FPGAS). Os desenhos são totalmente síncrono e registrados para fornecer freqüências de relógio máximo. As taxas de relógio em excesso de 300MHz foram medidas em dispositivos Stratix e Virex (usando síntese de quartus e ise e ferramentas de lugar e rota). Como a verificação provou ser tarefa demorada, o gravador HDL do FIR cria um testbench auto-verificador para impulso, etapa e respostas aleatórias, em vários canais e conjuntos de coeficiente. Como o código gerado é claro Verilog Text, você pode migrar o design para diferentes famílias de dispositivos, fornecedores ou até mesmo a um circuito integrado específico do aplicativo (ASIC). Retire o controle de seus projetos com o código fonte do RTL do texto claro! Retire o controle do seu projeto Algumas ferramentas modernas de Fir HDL têm sido tirando seu controle, limitando suas opções e consumindo recursos indesejados. Por exemplo, a maioria das ferramentas que criam filtros de abeto para os FPGAS têm crescimento de bits do fuga, muitas vezes produzindo resultados maiores que 64 bits apenas para serem arredondados na saída final para 16 bits. Os designers geralmente enfrentam a escolha do uso (e pagando) bits extras na produção ou escrevendo seu próprio filtro. O gravador HDL do FIR permite limitar o crescimento da largura do bit permitindo limitar a precisão no multiplicador, bem como a saída final. Limpar texto RTL O escritor HDL do FIR cria um arquivo de design de texto limpo e um teste de Texto Limpar RTL. Mais uma vez, a maioria das ferramentas usa código criptografado ou crie código de nível próximo do portão. O código RTL de Verilog gerado é texto claro legível humano. Acesso a limpar o texto RTL Source coloca você no comando do seu código. Como os arquivos de testbench e design são claros Verilog, a simulação de RTL é extremamente rápida. O auto-verificação Verilog Testbench fornece um impulso, etapa e estímulo aleatório (através de um ou mais canais) e verificações contra resultados da ROM pré-computados. Depois que todos os testes estiverem concluídos, se nenhum erro forem encontrados, ele exibirá a mensagem todos os testes passados.

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